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Switch Default Settings
SW9 Configuration: BOOT
SW9.1-SW9.4: Boot ROM Location
Value (Binary)
0000
0001
0010
0011
0100
0101
0110
0111
1000
Description
PCI Express
Reserved
SRIO 1
SRIO 2
DDR Controller 1
DDR Controller 2
Reserved
ON-chip Boot ROM (eSDHC configuration)
Local bus FCM
8-bit NAND FLASH small page
ON ’0’
1001
Reserved
1
2
3
4
5
6
7
8
ROM_LOC0
ROM_LOC1
ROM_LOC2
ROM_LOC3
CPU_CFG
SEQ0
SEQ1
SOURCE
1010
1011
1100
1101
1110
1111
Local bus FCM
8-bit NAND FLASH large page
Reserved
Reserved
(Default) Local bus GPCM; 8-bit ROM
Local bus GPCM; 16-bit ROM
Local bus GPCM; 16-bit ROM
SW9.5: CPU Boot Configuration
? ‘0’: CPU boot hold-off mode. Until configured by an external master the e500 core can’t
boot.
? ‘1’: (Default) Until configured by an external master the e500 core can’t boot.
SW9.6-SW9.7: Boot Sequencer Configuration
? 00: Reserved
? 01: Uses normal I 2 C address mode. Boot sequencer is enabled. Loads configuration
information from an I 2 C1 interface ROM; a valid ROM must be present.
? 10: Uses extended I 2 C address mode. Boot sequencer is enabled. Loads configuration
information from an I 2 C1 interface ROM; a valid ROM must be present.
? 11: (Default) I 2 C ROMs not accessed. Boot sequencer is disabled.
SW9.8: Reset Configuration Source
? ‘0’: RCW is read through I 2 C.
? ‘1’: (Default) RCW is read through IO pin sampling.
MPC8569E-MDS-PB Hardware Getting Started, Rev. 3.1
Freescale Semiconductor
13
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